Programme d’études 2017-2018 | English | ||
Digital Electronics | |||
Unité d’enseignement du programme de Master ingénieur civil électricien à la Faculté Polytechnique |
Code | Type | Responsable | Coordonnées du service | Enseignant(s) |
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UI-M1-IRELEC-004-M | UE Obligatoire | VALDERRAMA SAKUYAMA Carlos Alberto | F109 - Electronique et Microélectronique |
Langue d’enseignement | Langue d’évaluation | HT(*) | HTPE(*) | HTPS(*) | HR(*) | HD(*) | Crédits | Pondération | Période d’enseignement |
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Anglais | 0 | 0 | 0 | 0 | 0 | 4 | 4 | 1er quadrimestre |
Code(s) d’AA | Activité(s) d’apprentissage (AA) | HT(*) | HTPE(*) | HTPS(*) | HR(*) | HD(*) | Période d’enseignement | Pondération |
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I-SEMI-003 | 100.00% |
Unité d'enseignement | ||
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UI-M1-IRELEC-005-M Analog Electronics |
Objectifs par rapport aux acquis d'apprentissage du programme
Acquis d'apprentissage UE
Comprendre le fonctionnement interne des circuits numériques CMOS, être capable de les concevoir, tester/simuler, optimiser et implémenter en technologie CMOS, tout en appliquant des techniques présentées pendant le cours théorique. Maitriser les outils de développement CAO industriel Cadence et Synopsys. Concevoir en langage VHDL au niveau RTL des circuits et structures numériques complexes, les simuler, optimiser et synthétiser (RTL et logique) sur un support reconfigurable à base de composants FPGA. Maitriser les outils de développement CAO industriel Altera/Xilinx.
Contenu de l'UE
ASIC, FPGA, et composants standards. Techniques et étapes de conception. Modélisation du transistor MOS. Construction de portes logiques. Portes CMOS. Portes de Transmission. Marges de Bruit. Relations de taille des transistors. Estimation des délais. Fan-in et Fan-out. Dimensionnement optimal. Floor-planning. Lay-out. Structures régulières. Mémoires. Additionneurs. Multiplieurs. Chemins de données et de contrôle. Alimentations. Distribution du signal d’horloge. Circuits synchrones. Latch et Flip-Flop. Estimation des délais. Décalage d’horloge (Skew et Jitter). Logique dynamique (Domino et Nora). Synthèse logique. Réalisation de circuits numériques complexes en technologie CMOS à l’aide des outils de CAO Cadence et Synopsis. Réalisation de circuits numériques complexes en technologie reconfigurable FPGA à l’aide des outils de CAO Altera et Xilinx.
Compétences préalables
Électronique Physique. Systèmes Logiques. Électronique Analogique.
Types d'évaluations Q1 pour l'UE
Commentaire sur les évaluations Q1 de l'UE
Evaluation par AA. AA I-SEMI-003 Digital Electronics (4601). Total 1ére session (1ére quadrimestre - janvier): 100%. Travaux pratiques de laboratoire 15%. Evaluation des exercices (2h) 45%. Examen théorique (oral – max. 8 étudiants par groupe de 4h) 40%.
Types d'évaluation Q3 pour l'UE
Commentaire sur les évaluations Q3 de l'UE
Evaluation par AA. AA I-SEMI-003 Digital Electronics (4601). Total 2eme session 100% : Evaluation d’exercices (2h) 60%. Examen oral théorique 40%.
Types d'évaluation rattrapage BAB1 (Q1) pour l'UE
Commentaire sur les évaluations rattr. Q1 de l'UE
Sans objet
Types d'activités
AA | |
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I-SEMI-003 |
Mode d'enseignement
AA | |
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I-SEMI-003 |
Supports principaux
AA | |
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I-SEMI-003 |
Supports principaux non reproductibles
AA | |
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I-SEMI-003 |
Supports complémentaires
AA | |
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I-SEMI-003 |
Supports complémentaires non reproductibles
AA | |
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I-SEMI-003 |
Autres références conseillées
AA | |
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I-SEMI-003 |
Reports des notes d'AA d'une année à l'autre
AA | |
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I-SEMI-003 |